Digital Asic Design Engineer — Rtl, Systemverilog - C$109,000 - C$174,000 A Year (Boucherville)

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26 Aug
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Ciena
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Boucherville

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Seeking an experienced Digital ASIC Design Engineer for product development in high-speed connectivity solutions. Responsibilities include RTL design, debugging, and lab validation using SystemVerilog.

📌 Digital Asic Design Engineer — Rtl, Systemverilog - C$109,000 - C$174,000 A Year (Boucherville)
🏢 Ciena
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